S70KL1283DPBHV023 是帶有 HYPERBUS? 接口的高速 CMOS 自刷新 DRAM。DRAM 陣列使用需要定期刷新的動態(tài)單元。當(dāng) HYPERBUS 接口主控器（主機(jī)）不主動讀寫存儲器時，器件內(nèi)的刷新控制邏輯會管理 DRAM 陣列的刷新操作。由于主機(jī)無需管理任何刷新操作，因此在主機(jī)看來，DRAM 陣列就像是使用靜態(tài)單元的存儲器，無需刷新即可保留數(shù)據(jù)。這種存儲器更準(zhǔn)確的描述是偽靜態(tài) RAM（PSRAM）。

特點

HYPERBUS 接口

支持 1.8V / 3.0V 接口

單端時鐘 - 11 個總線信號

可選差分時鐘 - 12 個總線信號

8 位數(shù)據(jù)總線

硬件復(fù)位

雙向讀寫數(shù)據(jù)選通

在所有事務(wù)開始時輸出，指示刷新延遲

在讀取事務(wù)期間作為讀數(shù)據(jù)選通輸出

在寫入事務(wù)期間作為寫入數(shù)據(jù)屏蔽輸入

可選的 DDR 中心對齊讀取選通

在讀取事務(wù)期間，RWDS 由第二個時鐘偏移，與 CK 相移

相移時鐘用于在讀取數(shù)據(jù)眼內(nèi)移動 RWDS 轉(zhuǎn)換邊沿

最大時鐘速率為 200MHz

DDR - 在時鐘的兩個邊沿上傳輸數(shù)據(jù)

數(shù)據(jù)吞吐量高達(dá) 400MBps

可配置的突發(fā)特性

封裝突發(fā)長度

混合選項--64Mb 上的一個包裹突發(fā)后是線性突發(fā)。不支持跨芯片邊界的線性突發(fā)。

可配置的輸出驅(qū)動強(qiáng)度

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